Sumários
PL10
7 Maio 2021, 15:00 • Duarte Filipe Oliveira Saraiva
Verilog 2 - J-Protocolo 3 (turno dos números pares)
Verilog
5 Maio 2021, 17:00 • Guiomar Gaspar de Andrade Evans
Implementação um circuito de média complexidade (um somador) numa placa Basys2 que contém uma FPGA Xilinx Spartan 3E - aula presencial (metade da turma).
Não houve aulas
3 Maio 2021, 17:30 • Guiomar Gaspar de Andrade Evans
Como a turma tem apenas 8 alunos não foi necessário desdobrar a aula presencial de laboratório.
PL10
30 Abril 2021, 15:00 • Duarte Filipe Oliveira Saraiva
Verilog 2 - J-Protocolo 3 (turno dos números ímpares)
Verilog
28 Abril 2021, 17:00 • Guiomar Gaspar de Andrade Evans
Implementação um circuito de média complexidade (um somador) numa placa Basys2 que contém uma FPGA Xilinx Spartan 3E - aula presencial (metade da turma).