Sumários
Trabalho de Laboratório 3
30 Setembro 2025, 16:30 • Inês Meira Leite
O objectivo deste trabalho é finalizar o “curto” curso de desenvolvimento de hardware digital, baseado em metodologias de projecto modernas (HDLs). Para isso vai ser implementado um circuito de média complexidade (um somador) numa placa Basys2 que contém uma FPGA Xilinx Spartan 3E.
Projeto de FPGA - Parte 1
30 Setembro 2025, 10:00 • Nuno Miguel Cabecinhas Gonçalves
- Familiarização com a placa de desenvolvimento
- Inicio do desenvolvimento do projeto em FPGA
Trabalho de Laboratório 2
26 Setembro 2025, 14:30 • Inês Meira Leite
O objectivo deste trabalho é promover a familiarização dos alunos com ferramentas de desenvolvimento de hardware digital implementado em FPGAs. Recorre-se à utilização do ISE Webpack da Xilinx (ISE) para sintetizar, a partir de uma descrição em Verilog, alguns projectos de pequena dimensão.
Introdução a liguagens HDL
25 Setembro 2025, 12:30 • Nuno Miguel Cabecinhas Gonçalves
- Introdução ao verilog e ao software ISE
- Implementação de Maquinas de Estado em verilog
Trabalho de Laboratório 2
25 Setembro 2025, 10:00 • Inês Meira Leite
O objectivo deste trabalho é promover a familiarização dos alunos com ferramentas de desenvolvimento de hardware digital implementado em FPGAs. Recorre-se à utilização do ISE Webpack da Xilinx (ISE) para sintetizar, a partir de uma descrição em Verilog, alguns projectos de pequena dimensão.