Sumários
Trabalho de Laboratório 2
23 Setembro 2025, 16:30 • Inês Meira Leite
O objectivo deste trabalho é promover a familiarização dos alunos com ferramentas de desenvolvimento de hardware digital implementado em FPGAs. Recorre-se à utilização do ISE Webpack da Xilinx (ISE) para sintetizar, a partir de uma descrição em Verilog, alguns projectos de pequena dimensão.
Introdução a linguagens HDL
23 Setembro 2025, 10:00 • Nuno Miguel Cabecinhas Gonçalves
- Introdução ao verilog e ao software ISE
- Implementação de Maquinas de Estado em verilog
Trabalho de Laboratório 1
19 Setembro 2025, 14:30 • Inês Meira Leite
O objectivo deste trabalho é a o estudo e a montagem prática de circuitos digitais sequenciais síncronos básicos: uma simples Máquina de Estados (ME) e contadores. Para realizar os circuitos são utilizados integrado da família TTL (Transistor-Transistor Logic).
Aula de Apresentação
18 Setembro 2025, 12:30 • Nuno Miguel Cabecinhas Gonçalves
Trabalho de Laboratório 1
18 Setembro 2025, 10:00 • Inês Meira Leite
O objectivo deste trabalho é a o estudo e a montagem prática de circuitos digitais sequenciais síncronos básicos: uma simples Máquina de Estados (ME) e contadores. Para realizar os circuitos são utilizados integrado da família TTL (Transistor-Transistor Logic).